寄存器和计数器.pptVIP

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2025-05-10 发布于广东
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寄存器和计数器.ppt

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第31页，共75页，星期日，2025年，2月5日状态转换图如图19.12所示。图19.12同步十进制加法计数器状态转换图第32页，共75页，星期日，2025年，2月5日根据图19.12可画出各触发器输出端的波形图，如图19.13所示。图19.13同步十进制加法计数器各触发器输出端波形图第33页，共75页，星期日，2025年，2月5日2.同步十进制减法计数器

图19.14所示为同步十进制减法计数器的逻辑图，它基本上是从同步二进制减法计数器电路演变而来，其工作原理请读者自行分析。图19.14同步十进制减法计数器逻辑图第34页，共75页，星期日，2025年，2月5日19.3异步计数器

19.3.1异步二进制计数器

1.异步二进制加法计数器

图19.15所示是由JK触发器组成的四位异步二进制加法计数器的逻辑图。图19.15四位异步二进制加法计数器逻辑图第35页，共75页，星期日，2025年，2月5日根据图19.15所示的逻辑图，可分别写出时钟方程、驱动方程和状态方程。

时钟方程：

CP0=CP，CP1=Qn0，CP2=Qn1，CP3=Qn2

驱动方程：

J0=K0=1，J1=K1=1，J2=K2=1，J3=K3=1

状态方程：第36页，共75页，星期日，2025年，2月5日状态转换图如图19.16所示。

由状态转换图可画出各触发器输出端的状态转换波形图，如图19.17所示。图19.16四位异步二进制加法计数器状态转换图第37页，共75页，星期日，2025年，2月5日图19.17四位异步二进制加法计数器状态转换波形图第38页，共75页，星期日，2025年，2月5日2.异步二进制减法计数器

图19.18所示为由JK触发器组成的四位异步二进制减法计数器的逻辑图。图19.18四位异步二进制减法计数器逻辑图第39页，共75页，星期日，2025年，2月5日根据图19.18所示的逻辑图，可分别写出时钟方程、驱动方程和状态方程。

时钟方程：

CP0=CP，CP1=Qn0，CP2=Qn1，CP3=Qn2

驱动方程：

J0=K0=1，J1=K1=1，J2=K2=1，J3=K3=1第40页，共75页，星期日，2025年，2月5日状态转换如图19.19所示。

由状态转换图可画出各触发器的输入端和输出端波形图，如图19.20所示。图19.19四位异步二进制减法计数器状态转换图第41页，共75页，星期日，2025年，2月5日图19.20四位异步二进制减法计数器输入输出波形图第42页，共75页，星期日，2025年，2月5日19.3.2异步十进制加法计数器

图19.21所示是一个异步十进制加法计数器的逻辑电路，它是在四位二进制加法计数器的基础上经修改而得到，能保存0000～1001共10个状态，而跳过1010～1111共6个状态，从而实现十进制计数。图19.21异步十进制加法计数器逻辑电路第43页，共75页，星期日，2025年，2月5日由图19.21所示的逻辑图，可分别写出时钟方程、驱动方程和输出方程。

时钟方程：

CP0=CP，CP1=Qn0，CP2=Qn1，CP3=Qn0=CP1

驱动方程：

J0=K0=1

J1=Qn3，K1=1

J2=K2=1

J3=Qn2Qn1，K3=1

输出方程：

C=Qn3Qn0第44页，共75页，星期日，2025年，2月5日状态方程:状态转换图如图19.22所示。由图19.22可画出各触发器输入端和输出端波形图，如图19.23所示。第45页，共75页，星期日，2025年，2月5日图19.23异步十进制加法计数器各触发器输入输出波形图第46页，共75页，星期日，2025年，2月5日19.4任意进制计数器的构成方法

19.4.1中规模集成电路计数器

1.四位同步二进制加法计数器

图19.24所示为集成四位同步二进制加法计数器74LS161的芯片引脚图。它具有二进制加法器功能，还具有异步置0端(RD)、预置数控制端(LD)和保持功能。图中的D0、D1、D2和D3为并行数据输入端，Q3、Q2、Q1和Q0为输出端，CO为进位输出端，CTP和CTT为计数控制端。第47页，共75页，星期日，2025年，2月5日图19.2474LS161芯片引脚图第48页，共75页，星期日，2025年，2月5日