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实验一7段数码显示译码器设计
一、实验目的
（1）学习使用VerilogHDL语言设计简单组合逻辑电路。
（2）学习使用case语句来描述真值表。
二、实验设备与器材
GW-PK2EDA实验箱一台。
三、实验内容及实验步骤
1.实验过程
（1）用VerilogHDL设计一个共阴数码管的译码电路，用case语句描述7段译码器的真值表；
（2）编译代码并运行，进行波形仿真，引脚分配；
（3）下载到实验箱，进行功能仿真；
（4）选实验电路模式6，用数码8显示译码输出（PIO46～PIO40），键8、键7、键6、键5四位控制输入，硬件验证译码器的工作性能。
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