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4．转换下列程序。
（1）WAITUNTILclock’EVENTANDclock=‘1’;
q=data;
（2）Ifa(3)=1thenY=”11”;Elsifa(2)=1thenY=”10”;Elsifa(1)=1thenY=”01”;ElseY=00;Endif;
三、电路设计题（43分）
1．解答：参考
libraryieee;
useieee.std_logic_1164.all;
entitysingen_tbis
endsingen_tb;
architectureTB_ARCHITECTUREofsingen_tbis
componentsin_gen
port(clk:instd_logic;rst:instd_logic;
q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));
endcomponent;
signalclk:std_logic;signalrst:std_logic;
signalqout:STD_LOGIC_VECTOR(7DOWNTO0);
begin
UUT:sin_gen
portmap(clk=clk,rst=rst,q=qout);
STIMULUS:process
begin
rst=0;waitfor100ns;--0fs
rst=1;waitfor1us;wait;
endprocess;
CLOCK_:process
begin
clk=0;waitfor50ns;--0fs
clk=1;waitfor50ns;--50ns
endprocess;
endTB_ARCHITECTURE;
(1)（2）
idle
idle
S3
Yg3=1
r3=
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