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2025/5/27第九章习题19.3试用ROM阵列图实现下列一组多输出逻辑函数
首先应将以上三个逻辑函数化成由最小项组成的标准“与-或”式,即解:或
采用有3位地址、3位数据输出的8字节×3位ROM。将A、B、C3个变量分别接至地址输入端A2A1A0。按逻辑函数要求存入相应数据,即可在数据输出端D0、D1、D2得到F1、F2和F3,其ROM阵列如下图所示。
111(D1)(D0)F2F1ABC题9.3ROM阵列(D2)F3
9.9试用位扩展方法，将2片256×4位的RAM组成一个256×8位的RAM，画出电路图。D0D1D2D3D4D5D6D7CSR/WAA07L0AW/RCS7A256×4（I）CSR/WAA07L256×4（Ⅱ）题9.9256×4芯片位扩展D0D1D2D3D0D1D2D3
用2114构成2K×8的静态存储器，画出逻辑图。确定地址线数D解：（1）确定芯片数：2D=2048，D=11。用4片1K×4位2114RAM芯片，经字位扩展构成的存储电路如图题9.10所示。
Protel画图示例1/32025/5/27第九章习题7ADDR[18..0]ADDR15ADDR14ADDR13ADDR12ADDR11ADDR10ADDR9ADDR8ADDR18ADDR17ADDR16ADDR7ADDR6ADDR5ADDR4ADDR3ADDR2ADDR1ADDR0
Protel画图示例2/32025/5/27第九章习题80504020301EPPD[7..0]EPPD0EPPD7EPPD0EPPD7
Protel画图示例3/32025/5/27第九章习题9
CSR/WA1A7A[9..0]W/R2114（1）D0D1D2D3A6A5A3A2A4A0A9A8CSR/WA1A72114（2）D0D1D2D3A6A5A3A2A4A0A9A8D[7..0]CSR/WA1A7A[9..0]W/R2114（3）D0D1D2D3A6A5A3A2A4A0A9A8CSR/WA1A72114（4）D0D1D2D3A6A5A3A2A4A0A9A8D[7..0]A101D7D6D5D4D7D6D5D4D3D2D1D0D3D2D1D0题9.102114构成2K×8图1/8
CSR/WA1A7A[9..0]W/R2114（1）D0D1D2D3A6A5A3A2A4A0A9A8CSR/WA1A72114（2）D0D1D2D3A6A5A3A2A4A0A9A8D[3..0]CSR/WA1A7A[9..0]W/R2114（3）D0D1D2D3A6A5A3A2A4A0A9A8CSR/WA1A72114（4）D0D1D2D3A6A5A3A2A4A0A9A8D[7..4]A101题9.102114构成2K×8图2/8
CSR/WA[9..0]W/R2114（1）D0…D3A0A9…D[7..0]A101D7D4……CSR/W2114（2）D0…D3A0A9…D3D0……CSR/WA[9..0]W/R2114（3）D0…D3A0A9…D[7..0]D7D4……CSR/W2114（4）D0…D3A0A9…D3D0……题9.102114构成2K×8图3/8
CSR/WA[9..0]W/R2114（1）D0…D3A0A9…D[3..0]A10……CSR/W2114（2）D0…D3A0A9………CSR/WA[9..0]W/R2114（3）D0…D3A0A9…D[7..4]……CSR/W2114（4）D0…D3A0A9………1题9.102114构成2K×8图4/8
CSR/WA[9..0]W/R2114（1）D[7..0]A101CSR/W2114（2）A[9..0]10A[9..0]10D[3..0]4D[3..0]48CSR/WA[9..0]W/R2114（3）D[7..0]CSR/WA[9..0]10A[9..0]10D[3..0]4D[3..0]482114（4）1010D[7..4]D[3..0]D[7..4]D[3..0]题9.102114构成2K×8图5/8
CSR/WA[9..0]W/R2114（1）D[3..0]A10CSR/W2114（2）A[9..0]10A[9..0]10D[3..0]4D[3..0]44CSR/WA[9..0]W/R2114（3）D[7..4]CSR/WA[9..0]10A[9..0]10D[3..0]4D[3..0]442114（4）10101题9.102114构成2K×8图6/8
CSR/W2114（2）D0…D3A0A9………W/RA101D7D0CSR/W2114（1）D0…D3A0A9……CSR/W2114（2）D0…D3A0A9……CSR/W2114（1）D
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