双极型制作工艺.pptxVIP

双极型逻辑集成电路

010402031-1电学隔离反偏PN结隔离全介质隔离混合隔离元件所有晶体管的集电极都在外延层上，隔离的目的是使不同隔离区的元件实现电隔离。第一章双极型集成电路制作工艺

（1）反偏PN结隔离通过外延，选择性扩散等工艺方法，将芯片划分为若干个由P区包围的N型区，P区接电路中的最低电位，使PN结反偏。利用反偏PN结对器件进行隔离。P衬底NNNP＋P＋接电路中的最低电位

反偏PN结隔离工艺简单占芯片面积较大且受反向漏电影响，隔离效果不是最佳寄生电容较大MOSFET可以利用自身的PN结实现电学隔离

（2）全介质隔离 用SiO2将要制作元件的N型区（或P型区）包围起来，实现隔离NNSiO2多晶硅

No.1隔离效果好No.2工艺复杂（需要反外延，磨片等工艺），生产周期长，成品率低，成本高（主要用于高压和抗辐射等特殊领域的集成电路）全介质隔离

（3）混合隔离 元件四周采用介质隔离，而底部用反偏PN结隔离P衬底NNN接电路中的最低电位SiO2

可以使元件的图形尺寸缩小，芯片面积利用率得到提高，（现已广泛采用这种方法）在保证电路正常的工作情况下，尽量减少隔离岛的数目，是IC版图设计中必须考虑解决的问题0102混合隔离

1-2pn结隔离集成电路工艺流程埋层（埋层氧化）初始氧化，热生长厚度约为500～1000nm的氧化层（提供集电极电流的低阻通路）

埋层（埋层光刻）光刻，利用反应离子刻蚀技术将光刻窗口中的氧化层刻蚀掉，并去掉光刻胶

埋层（埋层扩散）进行大剂量As+注入并退火，形成n+埋层

埋层（去氧化层）PN+利用HF腐蚀掉硅片表面的氧化层

外延层（外延生长）PN+N将硅片放入外延炉中进行外延，外延层的厚度和掺杂浓度一般由器件的用途决定

隔离（隔离氧化）PSiO2N+N

隔离（隔离光刻）PSiO2N+N

隔离（隔离扩散）PSiO2N+NP+P+

隔离（去氧化层）PN+NP+P+

基区（基区氧化）PSiO2N+NP+P+

基区（基区光刻）PSiO2N+NP+P+

基区（基区扩散）PSiO2N+NPP+P+

基区（去氧化层）PN+NPP+P+

发射区（发射区氧化）PSiO2N+NPP+P+

发射区（发射区光刻）PSiO2N+NPP+P+

发射区（发射区扩散）PSiO2N+NPN+N+P+P+

发射区（去氧化层）PN+NPN+N+P+P+

金属连线（引线氧化）PSiO2N+NPN+N+P+P+

金属连线（接触孔光刻）PSiO2N+NPN+N+P+P+

金属连线（蒸铝）PSiO2N+NPN+N+P+P+

金属连线（引线光刻）PSiO2N+NN+N+P+P+合金：使Al与接触孔中的硅形成良好的欧姆接触，一般是在450℃、N2-H2气氛下处理20～30分钟形成钝化层在低温条件下(小于300℃)淀积氮化硅刻蚀氮化硅，形成钝化图形反刻铝

小结：双极型集成电路制造中的光刻掩膜

§1-3双极型IC中的元件N＋埋层用于降低集电极串连电阻考虑到反偏时，势垒区的展宽，各图形之间都留有较宽的距离，因而这种结构的NPN的图形面积比较大一、集成电路中的纵向NPN管(1)PN结隔离的纵向NPN管

混合隔离的纵向NPN管N＋埋层用于降低集电极串连电阻

(3)小尺寸混合隔离的纵向NPN管N＋埋层用于降低集电极串连电阻基极与集电极之间插入了SiO2，避免二者的相互影响基区，发射区都可延伸到SiO2层，尺寸可做得较小

二、集成电路中的二极管SiO2N+N外延层PP+P+AlAlSiO2SiO2与NPN晶体管基区同时制作与NPN晶体管发射区同时制作N型隔离岛

三、集成电路中的电阻利用半导体材料的体电阻：RARBNN+N+N+电阻A电阻B沟道电阻

四、集成电路中的电容PN结的反偏电容平行板电容SiO2S下电极M上电极P+P+P衬底N外延层N＋N＋扩散区隔离框上电极金属膜N＋接触孔

§1-4IC元件结构和寄生效应一、结构纵向：四层三结结构：n+pnp四层横向：由版图决定表现各元件的相对位置，形状，几何尺寸，互连线走向发射结集电结隔离结三结

等效电路I

二、寄生效应1、NPN管的寄生效应和分立器件不同，IC中晶体管包含有纵向寄生晶体管。实际中，由于要隔离，衬底总是接最低电位，寄生PNP管的集电结总是反偏。发射结、即NPN管的集电结：当NPN管在饱和区或反向工作区时，它正偏。这时寄生PNP管处于正向有源区。（在逻辑IC中，NPN管经常处于饱和或反向工作区）。于是有IEpnp分走IB流向衬底。减小乃至消除的方法：NPN集电区掺金：少子寿命，β埋层：基区宽度，基区