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实验二模十状态机与7段译显示

实验目的：

通过设计频率可选的模十状态机以及7段译码电路以进一

步掌握VHDL硬件描述语言。

实验流程：

本设计有分频器、多路选择器、状态机和译。

时钟输入作为分频器的输入，输出时钟分别为2分频、4分频、

8分频和16分频；

四个频率的时钟信号由4选1的多路选择器选择其中之一作为状

态机的时钟输入；

使用选中的时钟频率作为输入驱动状态机按照以下的次序输出：

0-2-5-6-1-9-4-8-7-3-0的顺序输出；

使用此输出作为驱动输入到7段译的显示逻辑。（可以参考

125页程序）

功能仿真结果：

图1总体仿真结果

图2RST有效和二分频结果

图34分频结果

图4八分频结果