《数字系统与逻辑设计》课件第6章.pptVIP

2.用于脉冲节拍延迟

由于移位寄存器串行输入、串行输出时，输入信号经过n级移位寄存器后才到达输出端输出，因此输出信号比输入信号延迟了n个移位脉冲的周期，这样就起到了节拍延迟的作用。延迟时间为(6－4－3)其中Tcp为移位脉冲的周期，n为移存器的位数。反之，在要求延迟时间为td时，确定了移位脉冲周期Tcp后，可以求出需要的移存电路的位数n。3.构成任意模值M的计数分频电路

移位寄存器的状态转移是按移存规律进行的，因此构成任意模值的计数分频电路的状态转移必然符合移存规律，一般称为移存型计数器。常用的移存型计数器有环形计数器和扭环形计数器。

环形计数器的特点是：计数模值与移位寄存器触发器个数相等；在电路结构上其反馈函数为F(Q1Q2…Qn)=Qn。图6－4－9是用74LS194构成的环形计数器电路图及状态转移图，如起始态为Q3Q2Q1Q0=0001，其状态转移为0001→0010→0100→1000，但存在无效循环和死态(如0和15)，即无自启动能力。环形计数器状态利用率低，16个状态仅利用了4个状态。这种移存型计数器每个输出端轮流出现1(或0)，称为环形计数器。图6－4－9环形计数器的电路图及状态转移图图6－4－10具有自启动性的环形计数器的电路图及状态转移图图6－4－11扭环形计数器的电路图及状态转移图图6－4－12具有自启动性的扭环形计数器的电路图及状态转移图【例6－4－1】应用74LS194实现模12同步计数。

解图6－4－13所示为74LS194构成的模12计数器。图6－4－1374LS194构成的模12计数器图6－4－1474LS194构成的模12计数器的状态转移图表6－4－4不同模值的并行输入端数据【例6－4－2】应用74LS194实现可编程分频器。

解应用移位寄存器和译码器可以构成可编程分频器。图6－4－15所示为由3线－8线译码器和两片74LS194构成的可编程分频器。图中3线－8线译码器74LS138用来编制分频比，改变输入地址A2A1A0即可改变分频比，Z为输出。图6－4－15可编程分频器 6.5序列信号发生器

在数字系统中经常需要一些串行周期性信号，在每一个循环周期中，1和0数码按一定的规则顺序排列，称为序列信号。序列信号可以用来作为数字系统的同步信号，也可以作为地址码等。序列信号发生器是能够循环产生一组或多组序列信号的时序电路，它可以用移位寄存器或计数器构成。序列信号的种类很多，按照序列循环长度M和触发器数目n的关系一般可分为三种：(1)最大循环长度序列码，M=2n。

(2)最长线性序列码(m序列码)，M=2n-1。

(3)任意循环长度序列码，M2n。图6－5－1反馈移存型序列信号发生器框图6.5.1反馈移存型序列信号发生器的设计

反馈移存型序列信号发生器是利用移位寄存器和反馈组合网络构成的，移存型计数器的模值要和产生的序列信号长度相等。其框图如图6－5－1所示。

反馈移存型序列信号发生器的设计步骤如下：

(1)根据给定序列信号的循环长度M，确定移存器位数n，2n-1M≤2n。

(2)确定移位寄存器的M个独立状态。将给定的序列码按照移位规律每n位一组，划分为M个状态。若M个状态中出现重复现象，则应增加移存器位数。用n+1位再重复上述过程，直到划分为M个独立状态为止。

(3)根据M个不同状态列出移存器的状态表和反馈函数表，求出反馈函数F的表达式。

(4)检查自启动性能。

(5)画逻辑电路图。【例6－5－1】设计一列发生器。

解(1)确定移存器的位数n。因M=8，故n≥3，选定为三位，用74LS194的Q2、Q1和Q0三位来实现。

(2)确定移存器的8个独立状态。将序列照每三位一组，划分为8个状态，其状态转移图如图6－5－2所示。图6－5－2序列信号发生器的状态转移图(3)由状态转移关系可看出移位寄存器只进行右移操作，因此S1=0，S0=1。同时只需设计第一级的激励函数Qn+10=SR。选用4选1数据选择器实现激励函数，其过程如图6－5－3所示。图6－5－3序列信号的激励函数(4)画逻辑电路图。电路如图6－5－4所示。图6－5－4用4选1数据选择器和74LS194移位寄存器实现序列信号发生器6.5.2计数型序列信号发生器的设计

移存型序列信号发生器只能产生一组序列信号，如果需要产生多组序列信号，可采用计数型序列信号发生器。

计数型序列信号发生器是在计数器的基础上加上适当的组合网络构成