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基于RV64IM的处理器设计与性能优化

摘要

随着社会的不断进步和科技的飞速发展，对处理器的需求也在持续提高。

当前市场上大部分嵌入式处理器使用ARM指令集，但ARM指令集需要高昂的

授权费用，并且指令复杂。在这样的背景下，RISC-V作为一种开源的指令集架

构（InstructionSetArchitecture，ISA），因其开放性、模块化设计以及可定制性

等特点，受到了全球处理器设计者的广泛关注。在处理器设计领域，分支预测

器和缓存作为提高处理器性能的重要战略点备受关注。分支预测器是处理器中

用于预测程序分支走向的重要组件，它能够有效降低处理器因错误预测而执行

的指令次数，从而提高处理器的执行效率。缓存利用程序的局部性原理来减少

访问存储器次数，二者都能有效提高处理器性能。

本文基于RV64IM指令集设计了一款五级流水线处理器核，在处理器中采

用了基于局部历史和全局历史的锦标赛分支预测器，并采用分支目标缓存

（BranchTargetBuffer，BTB）技术对指令跳转地址进行预测。同时，采用改进

后xorHash算法对分支跳转指令进行散列处理，降低了别名发生概率，从而提高

了分支预测器的预测准确率。另外，缓存部分采用两路组相连架构，并采用最

LeastRecentlyUsedLRUCacheline

近最少使用（，）算法对进行选择替换，以

提高缓存命中率。对数据缓存（DataCache，D-Cache）的写操作采用了写回

WritebackWriteAllocate

（）和写分配（）方法，减少了处理器内核对存储器的

访问次数，从而提高了处理器的性能。

本文对RV64IM处理器在中国科学院计算技术研究所一生一芯项目的仿真

验证平台和FPGA（FieldProgrammableGateArray，现场可编程门阵列）上进行

ASICApplication-SpecificIntegratedCircuit

了功能验证，并对其进行了（，专用

集成电路）流程设计。在验证平台上，运行CoreMark时分支预测器的准确度达

到了99.57%，其评分为2.51CoreMarks/MHz，要优于ARM公司的Cortex-M0；

在XilinxFPGA开发板上，使用逻辑分析仪（IntegratedLogicAnalyzer，ILA）

进行功能验证，其处理器主频达到11.11MHz；基于华虹40nm工艺做了详细的

物理设计和性能评估，RV64IM综合后面积为469532.17平方微米，处理器主频

达到20MHz。

I

关键字：RISC-V处理器；分支预测器；缓存；可编程逻辑器件；专用集成电

路

PROCESSORDESIGNANDPERFORMANCE

OPTIMIZATIONBASEDONRV64IM

ABSTRACT

Withthecontinuousprogressofsocietyandtherapiddevelopmentoftechnology,

thedemandforprocessorsisalsoincreasing.Mostembeddedprocessorsonthe

markettodayusetheARMinstructionset,buttheARMinstructionsetrequireshigh

licensingfeesandcomplexinstructions.Inthiscontext,RISC-V,asanopen-source

instructionsetarchitecture(ISA),hasattracte