《数字芯片后端设计基础与实践》试题4.docxVIP

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单选题（10题，每题2分）

关于时钟树，下面描述正确的是（）

时钟latency越长越好B.时钟skew越大越好

时钟树上transition越大越好D.以上说法都不对

通常电源网络供电点使用哪一层实现（）

A.低层金属B.高层金属C.中间层金属D.多晶硅层

Floorplan中sparecell的作用是（）

进行阱电位连接B.提供电流泄放通路C.改善时序D.提供后续ECO所需cell

有用时钟偏差(usefulskew)的主要目的是（）

A.改善时钟latencyB.改善时序C.改善时钟skewD.减小时钟抖动

PMOS或者CMOS中的P+区是注入_____族元素形成的（）

A.二B.三C.四D.五

CMOS电路是由（）组成

A．NMOSB.PMOSC.NMOS和PMOSD.双极晶体管

下面关于门级电路描述正确的是（）

门级电路是一些油NMOS和PMOS描述的电路

它是数字后端实现过程中的可以调用的最小单元；

反相器不是一个门级电路

反相器内部某一个内部节点的电容可以在门电路里面描述

关于存储单元，下面描述不正确的是：（）

ROM是只读存储器，使用过程中没办法往里面写数据

RAM是可读可写存储器，它有读时钟和写时钟来控制往该存储器里面进行读和写

Flash是一类特殊存储器，它和RAM一样可以进行写和读

EEPROM是一类特殊存储器，它需要在特殊条件下才能往该存储器里面写入数据，并且它里面的数据可以在特殊条件下进行擦除

关于lef描述不正确的是（）

它是一种版图描述，使用对应的金属层描述功能cell里面的输入输出pin的形状

它主要给布局布线工具使用，方便该工具进行自动化的进行摆放

对于标准单元的lef，它具有相同的高度或者最小高度的整数倍

它是一种逻辑库，描述了电路的时序信息

关于逻辑综合过程，下面描述错误的是（）

将RTL翻译成逻辑综合内部的Gtech电路

将对应的Gtech映射到目标库的功能cell

对电路进行优化

对Gtech进行优化

判断题（10题，每题2分）

栅和有源区形成之后，通过氮化硅将需要连接的地方与第一层金属进行相连（）

时序库liberty是一种非线性延迟模型，采用的是二维查找表的方式得到一个cell的延迟（）

布局布线过程中，电源线和地线一般位于单元的上下边界，以便于连接共享，减少芯片面积（）

逻辑综合的作用就是将硬件描述语言编写的RTL代码转换为由标准单元构成的“门级网表”。（）

形式验证主要目的是保证功能和时序正确（）

在数字后端流程中，形式验证包括RTL代码与综合后的门级网表间的一致性检查，以及综合后的门级网表和布局布线后的网表的一致性检查（）

关于扫描链，塔是指将电路中的任一状态移进或移出的能力，其特点是测试数据的串行化。（）

自动测试向量生成，是半导体电器测试中使用的测试图形向量由程序自动生成的过程。测试向量按顺序地加载到器件的输入脚上，输出的信号被收集并与预算好的测试向量相比较从而判断测试的结果。ATPG有效性是衡量测试错误覆盖率的重要指标。（）

Placementblockage是大家在floorplan时经常用的一种人为约束。可以有效控制区域的density。主要是为了解决时序不好的问题（）

电源规划包括电源环规划，电源条规划，电源轨道以及电源IO规划（）

填空题（10题，每题2分）

目前业界比较成熟的DFT技术有扫描测试，内建自测试，_________。

常见的芯片封装类型为wirebond和_______。

版图实现主要有哪几种实现方式：全自动设计，半定制设计和__________设计。

功耗相关的关注点为功耗分析，_______分析，EM分析。

有源区，源区和漏区一般是通过扩散和___方式形成。

CMOS集成电路工艺有多种，比如N工艺、P工艺、___工艺和SOI工艺。

业界常采用的金属互连线为铝互连和__互连。

等价性检查主要检查__________和综合网表，综合网表与布局布线网表。

为了简化设计，通常形式验证工具Formality会将设计简化为逻辑锥和__________。

数字后端版图设计时候，为了节省面积以及便于线共享，通过将电源和地线进行___