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VerilogHDL基本语法运算符及表达式过程语句（initial、always）块语句（begin-end、fork-join）赋值语句条件语句循环语句task和function说明语句主要内容VerilogHDL语言描述形式--条件语句和循环语句
2if语句的结构大致可归纳成以下三种1、if_else语句//只有一个if的形式if(表达式)语句;例如：if(ab)out=1;//if…else嵌套形式if(表达式1)语句1;elseif(表达式2)语句2;elseif(
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