配套例程example-verilog说明.pdfVIP

Serialportreceivingmodule:1-bitstartbit,8-bitdatabit,nocheckbit,1-bitstopbit.Thismodule

needstobecalledthroughtheexternaltoplayermodulebeforeitcanberun.Forexample,the

uart_r_topprovidedbythisCDcallstheserialportreceivingmoduletorealizetheserialport

reception.

逐行解释：

4-17：端口列表：Rxd-串口发送引脚；Resetb-复位信号；RxReady-一字节接收完毕信号，

持续一个bit位的高电平；RxData-接收到的数据寄存器；ClkIn-串口接收时钟，

用16倍的波特率进行采样。

18-20：端口输入输出属性。

28-34：定义变量：28-Rxd经D触发器以后的输出；29，30-重新定义为reg型，这样就