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2025年fpga工程师笔试题及答案

一、基础理论题（每题5分，共30分）

1.简述FPGA的典型架构组成，并说明与ASIC的核心差异。

答案：FPGA架构主要包括可配置逻辑块（CLB）、输入输出块（IOB）、互连资源（Interconnect）、存储资源（BRAM）、数字信号处理模块（DSP）及时钟管理模块（PLL/DCM）。与ASIC的核心差异：FPGA为半定制化芯片，通过配置文件实现功能，支持反复编程；ASIC为全定制化，需流片后功能固定，开发周期长但功耗和面积更优。

2.解释“建立时间（SetupTime）”和“保持时间（HoldTime）”的定义，并说明违反这两个时序要求的后果。

答案：建立时间指时钟有效边沿到来前，数据必须保持稳定的最小时间；保持时间指时钟有效边沿到来后，数据必须保持稳定的最小时间。违反建立时间可能导致寄存器采样到亚稳态数据（输出在高低电平间震荡）；违反保持时间可能导致寄存器无法正确锁存数据（输出不确定值）。

3.异步FIFO设计中，“空标志（Empty）”和“满标志（Full）”的生成需要注意哪些关键问题？列举至少3个关键参数并说明其作用。

答案：关键问题：①跨时钟域同步：读写指针需通过格雷码转换后同步到对方时钟域，避免亚稳态；②深度计算：需根据读写速率差确定FIFO深度，防止溢出或欠载；③空满标志的冗余设计：需预留1-2级缓冲