第六章时序逻辑电路.pptVIP

例如采用串行进位方式，利用74LS160实现100进制计数器，其电路如图6.3.29所示。6.3.2计数器图6.3.29并行进位方式：在并行进位方式中，以低位片的进位输出信号作为高位片的工作状态控制信号，两片的计数脉冲接在同一计数输入脉冲信号上。第93页，共155页，星期日，2025年，2月5日例如采用并行进位方式，利用74LS160实现100进制计数器，其电路如图6.3.30所示。6.3.2计数器图6.3.30a.若要实现的M进制可分解成两个小于N的因数相乘，即M＝N1×N2,则先将N进制计数器接成N1进制计数器和N2进制计数器，再采用串行进位或并行进位方式将两个计数器连接起来，构成M进制计数器。第94页，共155页，星期日，2025年，2月5日例6.3.6试利用串行进位方式由74LS160构成24进制加法计数器6.3.2计数器解：24可分解成4×6（或者3×8、2×12)，则先将两片74LS160构成4进制和6进制计数器，再连接，其实现电路如图6.3.31所示。第95页，共155页，星期日，2025年，2月5日例6.3.7试利用并行进位方式由74LS161构成32进制加法计数器。解：可将32分成16×2(或8×4)，则电路如图6.3.32所示。6.3.2计数器第96页，共155页，星期日，2025年，2月5日b.若要实现的M进制（如31进制）不可分解成两个小于N的因数相乘，则要采用整体置零法或整体置数法构成6.3.2计数器（2)整体置零方式和整体置数方式首先将两片N进制计数器按串行进位方式或并行进位方式联成N×NM进制计数器，再按照NM的置零法和置数法构成M进制计数器。此方法适合任何M进制（可分解和不可分解）计数器的构成。例6.3.8利用74LS160接成29进制计数器。解：采用整体置零法的实现电路如图6.3.33(a)所示，采用整体置数法的实现电路如图6.3.33(b)所示第97页，共155页，星期日，2025年，2月5日6.3.2计数器(a)异步整体置零(b)同步整体置数图6.3.33第98页，共155页，星期日，2025年，2月5日例5.3.7试利用置零法和置数法由两片74LS161构成53进制加法计数器。解：若由74LS161构成53进制计数器，其构成的256进制实际为二进制计数器(28),故先要将53化成二进制数码，再根据整体置数法或整体置零法实现53进制。6.3.2计数器（53)D＝（110101)B利用整体置数法由74LS161构成53进制加法计数器如图6.3.34所示。第99页，共155页，星期日，2025年，2月5日6.3.2计数器第100页，共155页，星期日，2025年，2月5日例6.3.8试用一片74LS290分别接成8421异步十进制计数器、5421异步十进制计数器和异步六进制计数器。6.3.2计数器解：(1)8421异步十进制计数器：将CLK1和Qo相接，计数脉冲由CLKo输入，从由Q3Q2Q1Q0输出，即为8421异步十进制计数器。第101页，共155页，星期日，2025年，2月5日图6.3.35就是其连接电路及状态表。6.3.2计数器第102页，共155页，星期日，2025年，2月5日(2)5421码异步十进制计数器：将Q3与CLK0相接，计数脉冲由CLK1输入，从Q0Q3Q2Q1输出则为5421码十进制计数器，6.3.2计数器第103页，共155页，星期日，2025年，2月5日其实现电路与状态表如图6.3.36所示。6.3.2计数器第104页，共155页，星期日，2025年，2月5日(3)异步6进制计数器：先将74LS290构成8421异步十进制计数器，再利用置零端和置九端构成异步六进制计数器。其实现电路如图6.3.37所示。6.3.2计数器第105页，共155页，星期日，2025年，2月5日四、移位寄存器型计数器1.环形计数器电路如图6.3.38所示，将移位寄存器首尾相接，则在时钟脉冲信号作用下，数据将循环右移。6.3.2计数器图6.3.38第106页，共155页，星期日，2025年，2月5日设初态为1000,则其状态转换图为6.3.2计数器注：此电路有几种无效循环，而且一旦脱离有效循环，则不会自动进入到有效循环中，故此环形计数器不能自启动，必须将电路置到有效循环的某个状态中。第107页，共155页，星期日，2025年，2月5日6.3.2计数器图5.3.39为能自启动的环形计数器的电路,与图6.3.38所示电路相比