Modelsim的功能仿真和时序仿真_modelsim怎么仿.pdfVIP

Modelsim的的功功能能仿仿真真和和时时序序仿仿真真

通过对FPGA设计中功能仿真和时序仿真的详细介绍，有助于熟练应用ModelSim进行一系列仿真，时也抛砖

引玉地引导读者在实际中发现和应用ModelSim的调试程序、比较波形等其他功能。

用用ModelSim进进行行功功能能仿仿真真

进行功能仿真首先要检查设计的语法是否正确；其次检查代码是否达到设计的功能要求。下文主要介绍仿真步骤和测试激励

的加载。

仿真步骤

（1）建立库并映射库到物理目录

因为用ModelSim进行仿真是建立在仿真库的基础上的（此处进行的是功能仿真，因而不用编译特定厂商的库），所以首先要

建立库并把库映射到实际的物理路径。通常用户编译的文件都放在work库中，所以必须先建立work库。有两种方法建立并映

射库，第一种方法是通过图形界面，在菜单Design→CreateaNewLibrary弹出对话框，如图1所示。在LibraryName中输入

work，如果建立其它库，可以输入其它名字。LibraryMapto是映射的物理路径。第二种方法是用命令行的形式，建立库用

ModelSimlib库名，映射库用ModelSimmap，如建立并映射库work，就可以在ModelSim主窗口命令提示符下输入

libwork

mapworkwork

（2）编译源代码

该步骤主要检查源文件的语法错误。实现方法有两种，一是通过菜单Design→Compile，出现选择源文件对话框，选择要编译

的源文件，编译即可；二是通过命令行方式，这一步对于VHDL和Verilog所使用的命令是不一样的，对于VHDL代码用com-

work.hd.hd，对于Verilog代码用log-work..，文件按出现的先后顺序编译，且支持增量编译。编译后的文件会放在缺省

当前work库中。

（3）启动仿真器

该步骤主要是把所有仿真的文件加载到当前的仿真环境中。实现的方法两种，一是通过菜单Design→LoadDesign，出现加载

对话框，选择要仿真的程序即可；二是通过命令行的形式sim-lib，这条命令对于VHDL和Verilog都一样。

（4）执行仿真

该步骤是正式执行仿真了，在仿真前最重要的一个步骤就是加载激励，如要对下面的加法器进行仿真，加法器实体说明如下：

entityAddis

port(D1:instd_logic_ector(7downto0)；--输入

D2:instd_logic_ector(7downto0)；--输入

D0:outstd_logic_ector(7downto0)；--输出

CE:instd_logic；-使能，低有效

Clk:instd_logic)；--时钟

endAdd;

测测试试激激励励的的加加载载

激励的加载有四种方法：

（1）命令行方式

这种方法是通过在命令行下直接输入命令给信号加载激励，然后进行仿真。如要对上面的加法器进行仿真，则输入如下命令：

Vsim–tpswork.add

//加载work库中的实体add，时间分辨率为ps

Addwae–hexD1

Addwae–hexD2

Addwae–hexD0

Addwaece

Addwaeclk

//把信号加载到波形窗口，hex表示以16进制显示

Forcece0//对ce加激励为0

Forceclk00，125–r50//对clk加载激励

ForceD116#2//对D1加载16进制数2

ForceD216#1//对D2加载16进制数1

Run100//运行100个时间单位

如果要仿真其它数据，在命令行中改变激励

就可以了，仿真的结果如图2所示。

（2）宏文件法

这种方法相当于DOS的批处理。它把所有的命令保存为以do为后缀名的文件中，称为宏文件。执行仿真时只要选择菜单

Marco→ExecuteMarco，然后选择相应的宏文件执行即可，或者在命令行中输入do宏文件名。执行仿真的结果如图2所

示。

（3）测试文件法

上述两种方法只适合验证数据量小的程序，对程序进行简单验证，如果要验证的数据量较大，

上述