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电子技术

一种嵌入式微控制器的指令Cache设计方案

王睿，张艳花

（中北大学信息与通信工程学院，山西太原，030051）

摘要：在传统的指令Cache设计方案中，VTag存储器大小取决于处理器的总线宽度以及指令Cache的Cache行数和Cache行大小。本文提

出了一种优化指令Cache的电路设计，通过减小指令Cache覆盖的取指空间，在不影响指令Cache对外接口的总线宽度以及Cache行数和

Cache大小的情况下，进一步减小了VTag存储器的大小。本文用DC（DesignCompiler）对指令Cache进行综合，结果表明，本文设计实

现的指令Cache较传统方案在减少芯片面积的同时，显著提升了电路频率，对嵌入式微控制器的指令Cache设计具有重要的实用价值。

关键词：嵌入式；微控制器；处理器；指令Cache

中图分类号：TP332  文献标识码：A

■0引言

在嵌入式微控制器设计领

域中，成本和功耗的严格限制

与相对较低的处理性能需求，

推动了对精简Cache设计的偏

好[1]。鉴于这类处理器通常与

GPIO交互频繁，而对数据存

储器的访问较少，设计者往往

省略数据Cache，仅保留指令

Cache以优化指令执行效率。

然而，指令Cache在芯片图1 指令Cache工作原理图

面积上仍占据了显著比例[2]。传统的指令Cache设计通常各通道的标签域值与译码逻辑输出的标签值。如果找到一个

采用与处理器地址位宽相等的内部地址位宽，这导致随着匹配的标签且有效位为真，则表示指令Cache命中[6]。此时，

位宽的增加，芯片面积、成本和功耗相应上升。本研究提使用译码逻辑输出的偏移量，从数据域中提取相应的指令数

出了一种优化的指令Cache电路设计，通过减少其内部地据。

址通路位宽，从而减少指令Cache内部VTagSRAM所占用如果未发生命中，指令Cache需要向主存储器请求数

的芯片面积，最终实现成本和功耗的降低。据，并将新获取的数据存储到Cache的数据域中。数据将

被缓存到哪个通道的数据域，这取决于所采用的替换策略。

1■■指令Cache原理

指令Cache的读端口充当了取指单元与指令Cache之

如图1所示，指令Cache可由以下几个核心部分所组成：间的桥梁。取指单元通过这个端口发送指令请求地址（PC）

缓存阵列、读写端口以及状态控制电路。译码单元的主要到指令Cache，而指令Cache则通过这个端口将缓存的指

职责是将取指单元的指令请求地址（PC）拆分为标签（tag）、令返回给取指单元。

索引（index）和偏移量（offset）三个部分，这种细致的当指令Cache发生未命中时，它通过写端口与存储器

划分极大地便利了在缓存阵列中的数据存取操作[4]。进行交互。在这种情况下，指令Cache通过写端口向存储

缓存阵列由多个缓存通道（way）组成，每个通道包含器发出请求，以获取需要缓存的数据地址。一旦存储器响应，

若干缓存行，每行进一步划分为有效位域（valid）、标签它可以通过突发传输模式，将一批数据快速通过写端口写入

域（tag）和数据域（data）。有效位域用于指示该行数据指令Cache，从而更新缓存内容[7]。

的有效性，标签域用于确定是否为请求的目标Cache行，

2指令Cache设计方案

而数据域则是实际存储指令数据的地方。每个通道中相同

行的集合构成一个缓存组（set）[5]。■■2.1■指令Cache配置参数

当取指单元向指令Cache发出数据请求时，译码逻辑输鉴于本文设计的指令Cache专注于嵌入式微控制