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时钟芯片设计实验报告.pdf

时钟芯片设计实验报告.pdf

    实验名称：时钟设计__

    ：_学号：_1352769实验日期：_2015.12.28

    一、实验目的

    1.掌握分层次、分模块进行各模块设计和仿真的方法。2.熟

    练使用Verilog进行编程。3.进一步熟悉软件环境及程序流

    程。4.能够利用Verilog语言解决一定的实际问题。

    二、实验内容

    5.根据设计流层图画出各模块设计。6.掌握分层次、分模块进行各模块设

    计和仿真的方法。7.使用

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