Verilog试题2012(A答案)_原创精品文档.docxVIP

Verilog试题2012(A答案)

姓名：__________考号：__________

一、单选题(共10题)

1.1.在Verilog中，哪个关键字用于定义一个模块？()

A.module

B.function

C.task

D.procedure

2.2.Verilog中的reg和wire有什么区别？()

A.reg可以赋值，wire不能赋值

B.wire可以赋值，reg不能赋值

C.reg和wire都可以赋值

D.reg和wire都不能赋值

3.3.以下哪个是Verilog中的非阻塞赋值语句？()

A.assign

B.always@*

C.always@(posedgeclk)

D.initial

4.4.在Verilog中，哪个关键字用于定义一个时钟信号？()

A.clk

B.reset

C.reg

D.wire

5.5.以下哪个是Verilog中的阻塞赋值语句？()

A.always@*

B.always@(posedgeclk)

C.assign

D.initial

6.6.在Verilog中，如何声明一个8位的寄存器？()

A.reg[7:0]myreg;

B.wire[7:0]myreg;

C.integer[7:0]myreg;

D.real[7:0]myreg;

7.7.Verilog中的initial块和always块有什么区别？()

A.initial块用于初始化，always块用于连续赋值

B.initial块用于连续赋值，always块用于初始化

C.initial块和always块都可以用于初始化

D.initial块和always块都可以用于连续赋值

8.8.以下哪个是Verilog中的时钟边沿触发信号？()

A.@(posedgeclk)

B.@(negedgeclk)

C.@(posedgereset)

D.@(negedgereset)

9.9.在Verilog中，如何声明一个4位的向量？()

A.reg[3:0]myvec;

B.wire[3:0]myvec;

C.integer[3:0]myvec;

D.real[3:0]myvec;

10.10.在Verilog中，哪个关键字用于定义一个参数？()

A.parameter

B.var

C.const

D.def

二、多选题(共5题)

11.1.在Verilog中，以下哪些是常用的数据类型？()

A.reg

B.wire

C.integer

D.real

E.parameter

12.2.Verilog中，以下哪些是时序逻辑的语句？()

A.always@(posedgeclk)

B.initial

C.always@(*)

D.always@(negedgereset)

E.always@(changeclk)

13.3.在Verilog中，以下哪些是组合逻辑的语句？()

A.always@(posedgeclk)

B.initial

C.always@(changeclk)

D.always@(posedgeclkornegedgereset)

E.always@(*)

14.4.以下哪些是Verilog中用于定义模块的关键字？()

A.module

B.endmodule

C.end

D.begin

E.endcase

15.5.在Verilog中，以下哪些是用于定义数组或向量的大小范围的方式？()

A.[7:0]

B.(0:7)

C.{7{1b0}}

D.8E.8d0

三、填空题(共5题)

16.Verilog中，用于声明一个模块的开始关键字是______。

17.Verilog中，用于声明一个模块的结束关键字是______。

18.Verilog中，用于定义一个8位寄存器的语句是______。

19.Verilog中，用于定义一个4位向量（vector）的语句是______。

20.Verilog中，用于在always块中指定时钟边沿触发事件的语句是______。

四、判断题(共5题)

21.在Verilog中，reg类型变量可以赋值。()

A.正确B.错误

22.在Verilog中，wire类型变量不能赋值。()

A.正确B.