基于Verilog时钟芯片设计与实现.pdfVIP

实验名称：时钟设计_

:成学号:1353827同组：_无_实验日期:_2015,12,21

一、实验目的

1.让实验板上的7段码LED显示一个时分秒的时钟功能。

2.通过此实验进一步练习Verilog语言的编程方法，进一步了解、熟悉和掌

握XilinxISE开发软件的使用方法。

3.学般时序电路的设计分析和硬件测试。

二、实验内容

1.根据设计流层图画出各模块框图。

2.掌握分层次、分模块进行各模块设计和仿真的方法。

3.使用Verilog语言描述分频电路、十二进制计数器、六十进制、计数器等

模块。

4.选用硬件验证实验装置上型号，对所设计的模块和总图在开发软件上

进行设计实现和仿真。

5.最终，将时钟设计程序到硬件验证实验装置上，通过接口设

备的运行观察设计结果。

三、实验方案及流程图

数字时钟

计时控制器计时电路显示电路

控制状态时基电路计数器扫描电路七段译码电路

四、实验结果及体会

(1)实验结果

实现一个具有时分秒功能的计时时钟，按RST（F15）可以复位，按EN可以（E16）

可以设置时间（时和分），通过设置16个switch开关设置时和分的和低位。

(2)实验体会

时钟模块的设计是一个非常锻炼综合能力的实验。在本次试验中，我熟练地掌握

了七段数码管显示、二进制转BCD和计数模块的运用。完成本次试验虽然花了我

不少时间，但本次试验充分地锻炼了我的verilog编程能力，让我更加喜爱FPGA。

五、实验原理的认识或实验方案或实验结果的分析

顶层模块：

分和计数模块:

_

模块secmin(输入clk、输

入rst、输出regcp、输出

reg[5:0]cout);总是

@(posegeclk)开始if(rst)开

始cout=0;cp=0;结束cp

=0;cout=cout+1;if(cout

==59)开始cp=1;计数=0;结

束结束

终端模块

五、实验原理的认识或实验程序或实验结果的分析

顶层模块：

分和秒计数模块：

module

sec_min(input

clk,input

rst,output

regcp,

outputreg[5:0]cout

);

always@(posedgeclk)begin

if(rst)begin

cout=0;

cp=0;

end

cp=0;

cout=cout+1;

if(cout==59)begin

cp=1;

cout=0;

end

end

endmodule

小时计数模块：module

hour(inputclk,input

rst,outputreg[5:0]cout);

reg[5:0]cnt;总是

@(posegeclk)开始if(rst)开

始cnt=0;计算=0;结束cnt=

cnt+1;cout=cnt;如果

（c