微电子器件工艺学.PPTVIP

主要挑战：1，超浅结的形成：器件尺寸小于100nm2，超薄氧化层,当栅极长度缩小至130nm3，硅化物的形成,降低寄生电阻，用硅化钴或硅化镍替代硅化钛4，金属连线的新材料，高电导率铜及低介电常数绝缘体或无机材料替代铝5，功率限制，限制最大开关速率或每个芯片上的栅极数目，这和半导体材料的工作温度有关6，SOI工艺的整合，浅结由SOI的厚度控制由Intel为代表的多家公司正在开发“极端紫外”光刻技术，用氙灯将波长降至0.01微米；IBM则致力于0.005微米波长的X射线光刻技术研究工作研究前沿微电子工业的未来21世纪前20年，以PC的需求驱动集成电路发展21世纪后20年，除PC会继续发挥影响外，与internet相结合的，可移动的，网络化的，智能化的，多媒体的实时信息设备和系统将是主要驱动力计算机，通信和消费电子产品的一体化也将是重要的驱动力。21世纪的微电子技术将从目前的3G时代逐步发展到3T时代，即存储量有Gb发展到Tb，集成电路中器件的速度由GHz发展到THz,数据传输速率由Gbps发展到Tbps.通过将微电子集成技术与其它学科相结合，成功典型：微电子机械系统(MEMS)，微电光机械系统(MOEMS)以及生物芯片(bio-chip)半导体工艺技术的发展历程20世纪60年代，双极型晶体管作为基本的开关器件，MOS晶体管还不太容易制造出来20世纪70年代，MOS工艺技术才变得可行，主要势NMOS晶体管，因为电子的迁移率是空穴的三倍20世纪80年代，互补型MOS工艺技术变成了主流的工艺技术，需12至14块掩模板20世纪90年代，双极-CMOS兼容工艺技术引入，需20多块光刻掩模板典型的集成电路工艺介绍典型的PN结隔离的TTL电路工艺（NPN）使用氧化硅隔离的双极集成电路制造工艺CMOS集成电路工艺典型的PN结隔离的掺金TTL电路工艺流程一次氧化衬底制备隐埋层扩散外延淀积热氧化隔离光刻隔离扩散再氧化基区扩散再分布及氧化发射区光刻背面掺金发射区扩散反刻铝接触孔光刻铝淀积隐埋层光刻基区光刻再分布及氧化铝合金淀积钝化层中测压焊块光刻NPN晶体管剖面图ALSiO2BPP+P-SUBN+ECN+-BLN-epiP+衬底选择P型Si，ρ-10Ω.cm，111晶向,偏离2O~5O晶圆（晶片）的生产由砂即（二氧化硅）开始，经由电弧炉的提炼还原成冶炼级的硅，再经由盐酸氯化，产生三氯氢硅，经蒸馏纯化后，通过慢速分解过程，制成棒状或粒状的多晶硅。一般晶圆制造厂，将多晶硅融解后，再利用硅籽晶慢慢拉出单晶硅晶棒。一支85公分长，重76.6公斤的8寸硅晶棒，约需2天半时间长成。经研磨、抛光、切片后，即成半导体之原料-晶圆片第一次光刻—N+埋层扩散孔作用1。减小集电极串联电阻2。减小寄生PNP管的影响要求：1。杂质固浓度大2。高温时在Si中的扩散系数小，以减小上推3。与衬底晶格匹配好，以减小应力光刻过程涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗—去膜--清洗—N+扩散(P)P-SUBN+-BL外延层淀积1。VPE（Vaporousphaseepitaxy)气相外延生长硅SiCl4+H2→Si+HCl2。氧化SiO2N+-BLP-SUBN-epiN+-BL第二次光刻—P+隔离扩散孔在衬底上形成孤立的外延层岛,实现元件的隔离.涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗—去膜--清洗—P+扩散(B)N+-BLP-SUBN-epiN+-BLN-epiP+P+P+SiO2第三次光刻—P型基区扩散孔决定NPN管的基区扩散位置范围SiO2N+-BLP-SUBN-epiN+-BLP+P+P+PP去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗—去膜—清洗—基区扩散(B)第四次光刻—N+发射区扩散孔集电极和N型电阻的接触孔,以及外延层的反偏孔Al—N-Si欧姆接触：ND≥1019cm-3SiO2N+-BLP-SUBN-epiN+-BLP+P+P+PPN+去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗—去膜—清洗—扩散第五次光刻—引线接触孔去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗—去膜—清洗SiO2N+N+-BLP-SUBN-epiN+-BLP+P+P+PPN-epi第六次光刻—金属化内连线：反