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片上网络容错路由算法：原理、应用与前沿探索

一、引言

1.1研究背景与意义

随着半导体工艺技术持续遵循“摩尔定律”飞速发展，集成电路上可容纳的晶体管数目每隔两年便近乎翻倍。截至当下，处理器中的晶体管数量已达到令人惊叹的上百亿规模。这一增长趋势在显著提升单核处理器性能的同时，也给处理器架构设计带来了诸多棘手难题。功耗急剧增加，如高性能计算芯片在运行时需配备强大的散热系统来应对过高的能耗产生的热量；资源利用率逐步降低，大量晶体管未能得到充分且高效的利用；可靠性也随之降低，复杂的电路结构使得芯片更容易出现故障。此外，通过提高处理器主频、采用先进指令集和构建大容量高速缓存阵列等手段来提升单核处理器性能的方式，与不断攀升的功耗相比，其收益正逐渐递减。

为有效利用庞大数目的晶体管，并在确保较低功耗的前提下进一步提升处理器性能，多核处理器的设计成为解决上述问题的关键方向。在众核（核数大于8）处理器的研究与实践领域，业界已取得了显著突破，然而，众核处理器依旧面临众多设计挑战。其中，高效且低能耗的片上互联方式便是一大难题。传统的总线型或交叉开关（crossbar）等互联结构存在可扩展性差、带宽较低、延迟较大和功耗较高等固有缺陷。例如，在总线型互联结构中，当多个设备同时请求传输数据时，会因总线竞争导致传输延迟大幅增加，且难以满足不断增长的核数对带宽的需求；交叉开关结构虽能在一定程度上缓解总线