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《VHDL语言》课程设计报告

四路抢答计时器

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第1章课程设计概述

1.1设计目的

本次设计的目的就是在掌握MAX+plusII实验开发系统的初步使用基础上，了解并掌握VHDL硬件描述语言的设计方法和思想，使自己能将已学过的数字电子系统设计、VHDL程序设计等知识综合运用于电子系统的设计中，掌握运用VHDL设计电子系统的流程和方法，加强和培养自己对电子系统的设计能力。任务是通过二周的时间，基本掌握EDA的基本方法，熟悉一种EDA软件（MAX+plusII），并能利用EDA软件设计一个电子技术综合问题。通过学习的VHDL语言结合电子电路的知识理论联系实际，掌握所学的课程知识，学习基本单元电路的综合设计应用通过对四路抢答计时器的设计，巩固和综合运用所学的课程，摆脱一维的思维模式，以多维并发的思路来完成VHDL的程序设计。目前市场上已有各种各样的抢答器,但绝大多数是早期设计的,以模拟电路、数字电路或者模拟电路与数字电路相结合的产品。这部分抢答器已相当成熟,但功能越多的电路相对来说就越复杂,且成本偏高,故障高,显示方式简单(有的甚至没有显示电路),无法判断提前抢按按钮的行为,不便于电路升级换代。而与非门和非门后的反馈信号的高电平作为解锁存，用555定时器的模型来倒计时，同时以脉冲信号来控制加法器和减法器来控制抢答过程中的计分，应用二极管和数码显示管为主要部件来设计扫描显示器则降低了其复杂性、高故障性以及显示方式简单的问题。通过课程设计深入理解VHDL语言的精髓和掌握运用所学的知识，达到课程设计的目标。

设计内容

通过VHDL程序设计一个4人参加的智力竞赛抢答计时器，当有某一参赛者首先按下抢答开关时，相应显示灯亮并伴有声响，此时抢答器不再接受其他输入信号。

电路具有回答问题时间控制功能。要求回答问题时间小于等于100s(显示为0~99)，时间显示采用倒计时方式。当达到限定时间时，发出声响以示警告。

要完成以上功能，所用的的程序分为七大模块：

实现按键抢答与复位的模块LXL；

产生数码管片选信号的模块SEL；

能在任一选手按下按键后锁存，锁存的同时送出ALM信号，实现声音提示的锁存器模块，命名为LOCKB；

将抢答的结果转换为二进制数的模块CH41A；

对应数码片选信号，送出需要显示的信号的模块CH31A；

模块COUNT，它实现答题计时器的倒计时功能，在计满100s后送出声音提示；

模块DISP，它是七段译码器，驱动数码管。

而所需的声音提示功能需要利用上升沿触发实现，即在SOUND的上升沿送出一个始终周期的高电平，接蜂鸣器可做声音提示。

在该抢答器中，设置其为四路抢答，在任一选手按下按键后，锁存器完成锁存，对其余选手的请求能不做响应，只有在主持人按下按键复位后才可以再次抢答。这个抢答器的抢答部分具有较高的灵活性，可以在不变动很多代码的基础上将四路抢答器该为其他的如八路抢答器等，只是工作量加大而其中的原理类似，不用大的改动。而在倒计时模块中，同样存在着灵活多变的特点，倒计时可以实现100秒，当然也同样可以实现30秒或者其它。所以这个四路抢答计时器的灵活多变的特性就决定了它强大的功能。

第2章四路抢答计时器的设计思想

四路抢答计时器的总体思想

利用VHDL设计该四路抢答计时器的各个模块，并使用MAX+plusII对各模块进行仿真验证。该四路抢答计时器的设计分为七个模块：LXL模块、SEL模块、LOCKB模块、CH41A模块、CH31A模块、COUNT模块、DISP模块。把各个模块整合后，通过电路的输入输出对应关系连接起来。设计成一个有如下功能的抢答器：

（1）具有第一抢答信号的鉴别锁存功能。在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。同时电路处于自锁状态，使其他组的抢答器按钮不起作用。

（2）具有倒计时功能。在初始状态时，主持人可以设置答题时间的初始值。在主持人对抢答组别进行确认，并给出倒计时计数开始信号以后，抢答者开始回答问题。此时，显示器从初始值开始计时，计至0时停止计数。

（3）具有计分功能。在初始状态时，主持人可以给每组设置初始分值。第三者组抢答完毕后，由主持人打分，答对一次加10分阶段，错则减10分。

（4）扫描显示功能。在初始状态时，各组计分给出一个固定的值并将它扫描显示在屏幕上，当计分或者要显示的数据发生变化时，再次扫描并显示出来。

鉴别锁存模块的关键是准确判断出第一抢答者并将其锁存，实现的方法可使用触发器或锁存器，在得到第一信号后将输入封锁，使其它组的抢答信号无效。形成第一抢答信号后，用编码、译码及数码显示电路显示第一抢答者的组别，控制扬声器发出音响，并启动答题计