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EDA-VerilogHDL期末复习题总结必过

姓名：__________考号：__________

一、单选题(共10题)

1.1.以下哪个是Verilog中定义模块的基本语法？()

A.modulename();endmodule

B.entityname();endentity

C.architecturename();endarchitecture

D.functionname();endfunction

2.2.以下哪个是Verilog中定义参数的语法？()

A.parametertypeparameter_name=value;

B.vartypeparameter_name=value;

C.consttypeparameter_name=value;

D.localparamtypeparameter_name=value;

3.3.以下哪个是Verilog中定义输入输出的语法？()

A.inputtype[width]signal_name;

B.outputtype[width]signal_name;

C.wiretype[width]signal_name;

D.regtype[width]signal_name;

4.4.以下哪个是Verilog中定义时序逻辑的语法？()

A.always@(posedgeclk);

B.always@(negedgeclk);

C.always@(posedgeclkornegedgeclk);

D.always@(changeclk);

5.5.以下哪个是Verilog中定义组合逻辑的语法？()

A.always@(posedgeclk);

B.always@(negedgeclk);

C.always@(posedgeclkornegedgeclk);

D.always@(changeclk);

6.6.以下哪个是Verilog中用于创建数组元素的语法？()

A.signal[0];

B.signal[1:0];

C.signal[width-1:0];

D.signal[high:low];

7.7.以下哪个是Verilog中用于定义寄存器的语法？()

A.inputtype[width]signal_name;

B.outputtype[width]signal_name;

C.wiretype[width]signal_name;

D.regtype[width]signal_name;

8.8.以下哪个是Verilog中用于定义线网（wire）的语法？()

A.inputtype[width]signal_name;

B.outputtype[width]signal_name;

C.wiretype[width]signal_name;

D.regtype[width]signal_name;

9.9.以下哪个是Verilog中用于实例化模块的语法？()

A.instance_name=newmodule_name();

B.instance_name:module_name();

C.instance_name=instancemodule_name();

D.instance_name:newmodule_name();

10.10.以下哪个是Verilog中用于定义端口的方向？()

A.input/output/reg/wire

B.input/output/always/initial

C.reg/wire/input/output

D.initial/always/input/output

二、多选题(共5题)

11.1.以下哪些是Verilog中用于定义信号类型的关键字？()

A.reg

B.wire

C.input

D.output

E.integer

F.real

12.2.以下哪些是Verilog中用于创建数组的语法？()

A.signal[0];

B.signal[1:0];

C.signal[width-1:0];

D.signal[high:low];

E.signal{0:width-1}

13.3.以下哪些是Verilog中用于时序逻辑的关键字？()

A.always@(posedgeclk);

B.alw