敏捷硬件开发语言Chisel与数字系统设计 课件 第7章 多时钟域设计.pptx

7.多时钟域设计

一、没有隐式端口的模块二、定义一个时钟域和复位域三、使用时钟负沿和低有效复位四、示例：异步FIFO五、总结目录1

一、没有隐式端口的模块2

一、没有隐式端口的模块1.1RawModule继承自Module的模块类会获得隐式的全局时钟与同步复位信号，当我们不需要这两个隐式端口时，则可以选择继承自RawModule，这样在转换成Verilog时就没有隐式端口。3ModuleRawModule时钟隐式时钟无复位信号隐式同步复位无

没有隐式端口的模块例子：含隐式端口importchisel3._

importchisel3.experimental._

importchis