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数字万年历与数字钟的设计
一、设计要求
数字万年历要求可以任意设定 年份月份和日期；当当日时钟走过24时(即0点)后，日期能够自动改变。同样，当每月的最后一天走完后，月份也能够自动显示为下一个月。年份的变化也是如此。
时钟计时按照一天24小时计。时钟也可以按照由人工设定当前时间，或者修改当前时间，修改完成后，计时即有当前时间开始。
显示方式：日期为2001-11-08，时钟为hh-mm-ss；日期和时钟轮流显示。
二、设计原理
本设计先用VHDL语言写出需要的各个小模块，并将这些模块进行编译并打包成图形文件，最后将这些图形文件在顶层文件里进行连线，实现具体要求与功能。
实验源程序：
LIBRARYIEEE;
USEIEEE.std_logic_1164.ALL;
USEIEEE.STD_LOGIC_ARITH.ALL;
USEIEEE.std_logic_unsigned.ALL;
ENTITYonesecondIS
PORT(
RESET: INSTD_LOGIC;
GCLKP1: INSTD_LOGIC;
clkout:outstd_logic
);
ENDonesecond;
ARCHITECTUREFrequency_archOFonesecondIS
SIGNALPeriod1S:STD_LOGIC;
BEGIN
PROCESS(RESET,GCLKP1)
VARIABLECount1:STD_LOGIC_VECTOR(25DOWNTO0);
BEGIN
IF(GCLKP1EVENTANDGCLKP1=1)THEN
IF(Count110111110101111000010000000)THEN
Count1:=00000000000000000000000000;
ELSE
Count1:=Count1+1;
ENDIF;
Period1S=Count1(25); --1MHz
ENDIF;
clkout=Period1S;
endprocess;
ENDFrequency_arch;
60进制
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitycnt60is
port(
clk:instd_logic;
ld:instd_logic;
da,db:instd_logic_vector(3downto0);
outa:outstd_logic_vector(3downto0);
outb:outstd_logic_vector(3downto0);
c0:outstd_logic
);
endcnt60;
architectureoneofcnt60is
signalma,mb:std_logic_vector(3downto0);
begin
c0=1WHEN(ma=5andmb=9)else0;
process(clk,ld)
begin
ifclkeventandclk=1then
ifld=1then
ma=da;
mb=db;
elsifma=5andmb=9then
mb=0000;
ma=0000;
elsifmb=9then
mb=0000;
ma=ma+1;
elsemb=mb+1;
endif;
endif;
endprocess;
outa=ma;
outb=mb;
endone;
24进制程序
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitycnt24is
port(clk:instd_logic;
ld:instd_logic;
da,db:instd_logic_vector(3downto0);
outa:outstd_logic_vector(3downto0);
outb:outstd_logic_vector(3downto0);
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