深亚微米后端设计优化及实例.pdfVIP

深亚微米下ASIC后端设计及实例*

生肖洁

（东南大学射频与光电,210096）

：本文通过对传统大规模设计流程的优化，得到了更适合于深亚微米工艺的后端设计流程，详细介绍

了包括初步综合、自定义负载线的生成、版图规划、时钟树综合、静态时序分析等，并通过前端和后端设计的相互协作对大

规模进行反复优化以实现设计更优。并基于ARTISAN单元库，以PLL频率综合器中可编程分频器为例，在

TSMC0.18mCMOS工艺下进行了后端设计，最后给出了可编程分频器的后仿真结果、和测试结果，内核面

2

积1360.5μm，测试结果表明设计符合要求。

：深亚微米，后端设计，单元，自定义线负载模型

AnExampleofBack-EndDesignforASICinDeepSubmicron

Technology

HeXiao-huHuQing-shengandXiaoJie

(InstituteofRF-OE-ICs,SoutheastUniversity,Nanjing210096)

:Asthescaleofintegratedcircuitenlargesandthespeedincreases,theback-enddesigninDeepSubmicron(DSM)

Technologyhasexperiencedarapiddevelopment.Thisarticle,takingprogrblefrequencydividerasanexample,introduces

theback-enddesigninDSMtechnologybasedontheARTISANstandardcell.Furthermore,theprocedure,whichincludesinitial

synthesis,timingdrivencement,clocktreesynthesis,statictiminganalysis(STA),post-layoutoptimizationandsoon,isdiscussed

elaborately.Finally,thelayoutisdisyedandtapedoutinTSMC0.18mCMOSprocess.Thetestresultindicatesthatthedesign

complieswiththerequirement.

Keywords:DSM,back-enddesign,standardcell,customwire-loadmodel

1引言

随着工艺与设计技术的不断发展，半定制设计方法得到迅速发展和应用。相对定制设

计方法而言，单元设计方法把设计从繁杂的晶体管设计中解放出来，大大降低了设计的复杂

[1]

度，缩短了的上市时间，降低了设计成本。

然而，随着深亚微米工艺的出现，电路规模的不断扩大和电路速度的不断提高使得传统的前端和后端

相互分离的设计方法已不能满足