集成电路第14章 触发器和定时器_14.8 用中规模集成电路设计时序逻辑电路.pptVIP

**************由QD和Q‘D决定JD和KD,以此类推。*******第14章触发器和时序逻辑电路2010.03对74LS161采用反馈归零法改变计数进制，如图所示。图示电路的状态转换顺序是：0?1?2?3?4?5?6?7?8?9?10?11?0(12)14.8.1.1反馈归零法改变计数进制1．对异步清零计数器采用反馈归零法改变计数进制图14.8.1用反馈归零法实现12进制计数第14章触发器和时序逻辑电路2010.030?1?2?3?4?5?6?7?8?9?10?11?0(12)当计数器进入状态1100时，与非门输出低电平，计数器清“0”。所以，1100这个状态并不能持久，端是异步清零，它优先级高，与非门输出的低电平即刻产生清零，进入0000状态。也就是说1100和0000合用一个时钟周期，状态1100只持续计数器清零所需那么长的时间，一般远小于状态0000持续的时间。该电路是采用异步清零12进制计数器。第14章触发器和时序逻辑电路2010.03将上图中计数器换成同步清零的74LS163，电路的态序是0?1?2?3?4?5?6?7?8?9?10?11?12?0成为13进制计数器。因为当达到译码位的状态时，与非门虽然输出低电平，但不能发生清零动作，必须在下一个时钟脉冲来到时，才能发生清零，使计数器复位到0000。2．对同步清零计数器采用反馈归零法改变计数进制图14.8.2用反馈归零法实现13进制计数第14章触发器和时序逻辑电路2010.03由以上分析可以得出结论：当采用异步清零的计数器，用反馈归零法改变计数器进制时，其状态转换顺序是从0~(M-1)，可构成M进制计数器。当采用同步清零的计数器，用反馈归零法改变计数器进制时，其状态转换顺序是从0~M，可构成M+1进制计数器。异步清零示波器波形图同步清零示波器波形图第14章触发器和时序逻辑电路2010.031.预置数固定的情况预置法改变计数进制，也是从原计数器的二进制编码中截取一段，计数器的计数范围是从预置数X到译码位M，显然X＜M。X可以大于0；X也可以等于0。若X=0，则结果与反馈归零法中的同步清零计数器的情况相同，则计数的状态转换顺序是0?M。若X＞0，则计数的状态转换顺序是X?M。图示电路的状态转换顺序是3?12，相当是余三码。0?1?2?3?4?5?6?7?8?9?10?11?0(12)14.8.1.2预置法改变计数进制图14.8.5预置法改变计数周期(预置数固定)第14章触发器和时序逻辑电路2010.032.预置数可变的情况下图是预置数可变的情况，输入数据A=0、B=0、C=1是固定的，D=QD是可变的。计数器的编码将在计数和预置二个工作状态之间不断转换。计数时，计数器状态的变化是连续的；预置时，计数器将跳过若干个状态。图14.8.6预置法改变计数周期(预置数可变)第14章触发器和时序逻辑电路2010.03状态转换表：表14.24续表14.24第14章触发器和时序逻辑电路