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数字前端笔试题及答案

一、选择题（每题3分，共30分，每题只有一个正确选项）

1.下列关于VerilogHDL模块定义的说法，正确的是（）。

A.模块名可以以数字开头

B.`module`和`endmodule`必须成对出现，且`endmodule`后需加

分号

C.模块端口列表中的输入/输出端口需在`module`语句中声明类

型

D.同一模块内可定义多个同名变量

2.在Verilog中，以下哪种赋值语句用于时序逻辑设计？

（）

A.`a=b+c;`

B.`a=b+c;`

C.`assigna=b+c;`

D.`always@aa=b+c;`

3.关于组合逻辑和时序逻辑，下列描述错误的是（）。

A.组合逻辑的输出仅与当前输入有关，与电路原状态无关

B.时序逻辑的输出不仅与当前输入有关，还与电路原状态有关

C.触发器是时序逻辑的基本单元，可存储1位二进制信息

D.组合逻辑必然存在竞争冒险，时序逻辑一定不存在

4.在FPGA设计中，以下哪种资源主要用于实现组合逻辑？

（）

A.触发器（FlipFlop,FF）

B.查找表（LookUpTable,LUT）

C.块RAM（BlockRAM）

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D.乘法器（DSP48）

5.下列时序参数中，定义为“时钟边沿到来之前，数据稳定不变

的最小时间”的是（）。

A.建立时间（SetupTime,tSU）

B.保持时间（HoldTime,tH）

C.时钟到输出延时（ClocktoQ,tCO）

D.传播延时（PropagationDelay,tPD）

6.关于Mealy型状态机和Moore型状态机，下列说法正确的是

（）。

A.Mealy型状态机的输出仅与当前状态有关

B.Moore型状态机的输出与当前输入和当前状态都有关

C.Mealy型状态机的输出变化可能比Moore型快一个时钟周期

D.两种状态机的状态编码方式完全不同

7.在Verilog中，`always@(posedgeclk)`块内，对同一信号

多次赋值会导致（）。

A.综合工具报错

B.信号值为最后一次赋值的结果

C.信号值为第一次赋值的结果

D.信号值不确定

8.下列关于FIFO（先进先出存储器）的说法，正确的是

（）。

A.FIFO的读写指针必须相同

B.FIFO的满标志（full）和空标志（empty）可同时为高电平

C.同步FIFO的读写时钟相同，异步FIFO的读写时钟不同

D.FIFO的深度由数据位宽决定

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9.在数字电路中，用于消除竞争冒险的方法不包括（）。

A.增加冗余项

B.滤波电容

C.采用格雷码编码

D.提高时钟频率

10.下列Verilog运算符中，优先级最高的是（）。

A.`+`（加法）

B.`==`（等于）

C.`~`（按位取反）

D.``（逻辑与）

二、填空题（每空2分，共20分）

1.VerilogHDL中，模块的端口类型有______、______和