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Verilog HDL的设计方法概述.pdf

Verilog HDL的设计方法概述.pdf

    集成电路设计基础及工程实践

    VerilogHDL的设计方法

    刘贵鹏

    数据流描述

    连续赋值语句常用来建立数据流的行为模型；而过程性赋值

    常用来为时序电路建立行为模型。建立组合逻辑电路行为模

    型的最好方法就是使用连续赋值语句。

    连续赋值语句可以用来对线网进行赋值（不能用来对寄存器进

    行赋值），格式如下：

    assignLHS_target=RHS_expression;

    wire[3:0]frm_rdy,coh_rdy,hrd_tag;

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