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Verilog HDL语言简介概述.pdf

Verilog HDL语言简介概述.pdf

    集成电路设计基础及工程实践

    VerilogHDL语言简介

    刘贵鹏

    基本语法

    1.空白符：空格、tabs及换行

    2.Literals：常量

    3.Identifier:标志符，Verilog中对象(如模

    块或端口)的名字

    空白符和注释

    moduleMUX2_1(out,a,b,sel);

    //Portdeclarations单行注释

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