笔试面试题目汇总：FP与DSP项目验及时序约束.pdfVIP

1、介绍做过的项目，包括项目中使用的FPGA、DSP等等，对做过的东西画了一下其系统框图，解释一下

2、设计过的最复杂的一个例子。（面试）

3、一些基本的概念问题，比如如何分析系统的时钟频率，以及保持时间的问题。

答：T＝Tco+B+Tsu–(E-C);f=1/T;

T-Tco-B+(E-C)Tsu

Tco+B–(E-C)Th;

4、时序约束的概念，multi-cyclepath

答：在含有时钟的电路中，某些较复杂的组合逻辑运算无法在一个周期内完成,而是需要多个周期来完成，

我们称这条逻辑路径为多周期路径(Multi-cyclePath)。

指定个别时序分配可以使用AssignmentEditor对个别实体、节点和引脚进行个别时序分配。

个别时序分配工程范围要求（如果它们比工程范围要求更加严格）。AssignmentEditor支持点到点时序

分配和通配符，用于在做分配时标识特定节点。输入的引脚和节点时序要求保存在当前层次结构中最

实体的实体设置文件(.esf)中。可以在TimingAnalyzer中进行以下类型的个别时序分配：

_个别时钟设置：允许通过定