第4章 VHDL描述语句.pptxVIP

4.1VHDL描述语句概述;VHDL结构与示例;4.2顺序语句;进程（process）;语法结构：;6;在使用顺序代码实现一个同步时序电路时，必须对某些信号边沿的跳变进行监视（典型的是时钟信号clk的上升沿或下降沿）；

通常使用EVENT（或者STABLE）来监视一个信号是否发生了边沿跳变；

通常在process中使用敏感信号clk来实现同步时序电路。;8;9;D触发器的仿真波形;敏感信号表的特点：

同步进程的敏感信号表中只有时钟信号。

如：process(clk)

begin

if(clk’eventandclk=‘1’)then

ifreset=‘1’then

data=“00”;

else

data=in_data;

endif;

endif;

endprocess;;异步进程敏感信号表中除时钟信号外，还有其

它信号。

例：

process(clk，reset)

begin

ifreset=‘1’then