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广义Petersen图在片上互连网络中的创新应用与性能优化研究

一、引言

1.1研究背景

随着半导体技术的持续进步，集成电路的规模不断扩张，单芯片上能够集成的晶体管数量呈现出爆发式增长。按照摩尔定律，每18-24个月，芯片上可容纳的晶体管数目便会增加一倍。这一趋势使得片上系统（SoC）中集成了越来越多的功能模块，如处理器核、存储器、各类专用IP核等。这些功能模块之间的通信需求急剧增加，片上互连网络的设计与优化逐渐成为制约系统性能提升的关键瓶颈。

在早期的集成电路设计中，互连线延迟相较于晶体管延迟可以忽略不计。然而，随着工艺尺寸的不断缩小，进入深亚微米时代（100nm以下）后