第5章 有限状态机.pptxVIP

1;有限状态机主要包括四个要素：现态、次态、输入信号和输出信号。;有限状态机VHDL代码结构：

组合逻辑部分：process内部

通常包括状态译码器和输出译码器，状态译码器根据输入信号和现态，通过组合逻辑电路推导出次态；而输出译码器则依据现态生成相应的输出信号。

时序逻辑部分：

主要由状态寄存器构成，用于保存系统的状态，并在时钟信号的驱动下实现由现态向次态的更新。

在使用FSM方式设计VHDL代码时，通常会在结构体说明部分插入一个用户自定义的枚举数据类型，其中包含所有可能出现的电路状态。

;有限状态机依据输出生成方式可分为两类：Moore型与Mealy型。;状态转换图是描述有限状态机的基础方法，以有向图形式呈现状态间的转移关系。;在Moore型有限状态机中，输出直接标注在状态节点上，输入标注在有向连线上；

在Mealy型有限状态机中，输入和输出一起标注在有向连线的附近。

;有限状态机的VHDL设计描述通常包括四个主要组成部分：说明部分、时序逻辑部分、组合逻辑部分以及辅助进程。;有限状态机的说明部分模板。;2.时序逻辑部分;有限状态机的时序逻辑部分模板。

;组合逻辑部分负责实现次态和输出译码的功能，其主要任务是根据有限状态机的外部控制信号（含外部输入与内部信号）以及当前状态，计算次态信号（next_state）的值，并生成对应的输出信号或控制信号。