EDA技术及应用项目教程 课件 项目5 常用数字单元的Verilog HDL实现.pptx

项目5常用数字单元的VerilogHDL实现

摘要ABSTRACT任何复杂的数字系统都是由简单的电路元件和底层模块搭建而成的，如组合逻辑中的加法器、编码器、译码器、比较器、选择器；时序逻辑电路中的触发器、寄存器、计数器；存储器电路中的RAM、ROM；状态机的中Moore状态机、Mealy状态机等。本项目结合数字逻辑电路的基础和项目4中介绍的VerilogHDL语言基本语法，使用QuartusII软件工具对上述基本电路进行设计，使读者能更深入理解使用VerilogHDL语言设计逻辑电路的方法。

项目导图

本项目学习目标知识目标①了解常用数字单元电路的设计方法②掌握