原创力文档集成电路模拟版图设计
项目八：锁相环（PLL）版图设计实践
任务一学习锁相环电路原理
•PLL（锁相环(PhaseLockedLoop)指锁相回路或锁相环，用来统一整合时钟信号，使
高频器件正常工作，如内存的存取资料等。PLL用于振荡器中的反馈部分。
•需要外部的输入信号与内部的振荡信号同步。一般的晶振由于工艺与成本原因，做不
到很高的频率，而在需要高频应用时，由相应的VCO电路实现转成高频，但并不稳定，
故利用锁相环路就可以实现稳定且高频的时钟信号。
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