模数转换器（ADC）的逐次逼近型（SAR）的CDAC电容阵列的拆分与校准设计.docxVIP

模数转换器（ADC）的逐次逼近型（SAR）的CDAC电容阵列的拆分与校准设计.docx

PAGE2

模数转换器（ADC）的逐次逼近型（SAR）的CDAC电容阵列的拆分与校准设计

摘要

逐次逼近型模数转换器（SARADC）因功耗低、面积小且与先进CMOS工艺兼容性好，在物联网、可穿戴设备及高速通信等领域被广泛应用。

但高位电容阵列的失配会严重劣化微分非线性（DNL），限制有效位数与无杂散动态范围（SFDR），成为制约精度提升的核心瓶颈。

本设计针对这一痛点，提出一种基于分段电容阵列与后台数字校准的解决方案，旨在突破工艺失配带来的精度天花板。

论文首先分析SARADC电容失配机理与现有校准技术，确定采用“6-4分段式CDAC+桥接电容”的拆分方案，结合基于抖动注入的LMS后台校准算法。

在需求分析中，明确设计目标为10位、100MS/s采样率，校准后DNL＜0.5LSB、ENOB≥9.5位、SFDR＞70dB。

总体设计章节构建了SARADC整体架构，将系统划分为CDAC电容阵列、比较器、SAR逻辑与校准引擎四大模块，并详细规划了分段电容的拆分策略与校准信号的注入方式。

详细设计深入给出了电容阵列中单位电容的取值、冗余位设置、桥接电容的优化计算，以及LMS迭代公式的硬件实现。

实现部分基于CadenceVirtuoso与Verilog完成了电路与数字校准的联合仿真，攻克了桥接电容寄生效应与校准收敛速度两个关键技术难点。