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基于FPGA+CPU异构架构的MMC-HVDC实时仿真器建模与精度验证

摘要

随着柔性直流输电技术的快速发展，模块化多电平换流器（MMC）已成为高压直流输电的核心拓扑。MMC庞大的子模块数量与复杂的电容电压均衡算法，给实时仿真带来了极大的计算负担。传统纯CPU串行架构难以在微秒级步长内完成全系统求解，严重制约了闭环测试的精度与实时性。

针对上述痛点，本课题设计并实现了一种基于FPGA+CPU异构架构的MMC-HVDC实时仿真器。核心方案将耗时且高度并行的子模块电容电压均衡算法卸载至FPGA并行执行，而CPU则专注于处理慢动态的系统级控制与调度。该架构充分发挥了异构计算的优势，成功实现了2微秒级步长的高精度实时仿真。

全文按照工程递进思路展开。第一章分析实时仿真痛点并明确设计目标；第二章论证FPGA+CPU异构技术的适用性；第三章细化功能与性能需求；第四章规划异构总体架构与数据流转；第五章深入设计FPGA均压并行算法与CPU控制逻辑；第六章展示代码实现与难点攻克；第七章通过对比测试验证微秒级步长下的精度与实时性；第八章总结成果并展望未来。

本设计的核心创新点在于：提出基于排序网络并行化的FPGA均压算法卸载策略，打破子模块状态更新的串行瓶颈；构建时空解耦的异构协同机制，实现快慢动态的精准同步，为MMC-HVDC闭环测试提供了高效平台。

第一章绪论

1.1研究背景