工程创新设计IV：数字电路与Verilog HDL基础.pdfVIP

107050310工程创新设计IV

授课学时：0实验学时：

32学分：2

先修课程：工程创新设计I~III。

课程描述：本课程旨在学习

关于数字电路的基础知识：运算规则、电信号和逻辑值、门级电路、组合逻辑电路和时序逻辑电路；学

习VerilogHDL语言的基本组件：设计流程、基本语法、结构建模方法、组合逻辑电路和时序逻辑电路的设

计；了解有限状态机并实践FSM的设计及编写FSM的Verilog模块。

课程成果：

完成本课程后，学生应能够：1.熟悉数字电路知识。2.熟悉VerilogHDL语言的基

本语法。3.编写用于组合逻辑电路和时序逻辑电路的Verilog模块。4.学习有限状

态机（FSM），并能够设计FSM并编写其Verilog模块。

课程内容：

及实验学时：

1.数字电路设计基础知识2‑数制之间的转换‑运算规则和真值

表‑门级电路2.门级电路设计2‑全加器‑并行二进制加法器‑

减法器3.组合逻辑电路2‑比较器‑编和译‑多路复用

器和多路分配器4.时序逻辑电路2‑D锁存器‑时序电路定时

5.Verilog语言基本语法86.有限状态机（FSM）47.测试平台

28.实验（电子组合锁设计）10‑设计锁FSM（框图、状态转

换）‑编写FSM的Verilog模