长鑫存储2026校招数字电路笔试真题（完整版+详细手写风格答案）.docxVIP

长鑫存储2026校招数字电路笔试真题（完整版+详细手写风格答案）

考试说明

考试时长：90分钟

满分：100分

适用岗位：数字IC设计、数字验证、DRAM逻辑设计

一、单项选择题（共15题，每题2分，合计30分）

1.CMOS电路静态功耗极低的核心原因是（）

A.晶体管开关速度快B.稳态下NMOS和PMOS不会同时导通C.供电电压低D.门电路扇出小

2.同步时序电路和异步时序电路最核心的区别是（）

A.触发器数量不同B.是否共用同一时钟信号C.逻辑门延迟不同D.复位方式不同

3.总线信号跨时钟域传输，多bit并行数据禁止直接打两拍同步，正确方案是（）

A.两级D触发器同步B.异步FIFOC.直接组合逻辑直通D.增加缓冲器

4.DRAM存储单元必须周期性刷新，根本原因是（）

A.晶体管漏电导致电容电荷流失B.时钟信号漂移C.读写干扰D.工艺缺陷

5.Verilog中always@(*)属于哪种敏感列表（）

A.时序敏感B.电平敏感组合逻辑C.边沿敏感D.异步复位专用敏感

6.建立时间（SetupTime）指的是（）

A.时钟沿到来前，数据需要提前稳定的最小时间

B.时钟沿到来后，数据需要保持稳定的最小时间

C.触发器内部传输延迟D.线网布线延迟

7.下列编