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基于LDPC码的5GNR信道编码器设计与硬件加速

摘要

随着第五代移动通信系统（5G）的商用部署，超可靠低时延通信（URLLC）与增强移动宽带（eMBB）等场景对信道编码的吞吐率和可靠性提出了严苛要求。低密度奇偶校验（LDPC）码作为5G新空口（NR）数据信道的编码方案，凭借其接近香农限的纠错能力和高度并行的译码结构，成为物理层核心技术之一。然而，标准LDPC编码器在软件实现中面临吞吐率瓶颈，难以满足高速率实时处理需求，硬件加速成为必然选择。

本设计以3GPPTS38.212标准为依据，针对5GNR中准循环LDPC（QC-LDPC）码的编码过程，提出一种基于FPGA的硬件加速编码器设计方案。论文首先分析了QC-LDPC码的基图结构与提升因子特性，建立了参数可配置的编码矩阵生成模型；其次，采用基于校验矩阵的递归编码算法，避免了稠密生成矩阵的存储开销，并设计了并行度为P的循环移位累加阵列，通过流水线交错与子块分时复用，将单次编码延迟压缩至微秒量级；最后，在XilinxKintex-7FPGA平台上完成实现与验证，吞吐率可达1.2Gbps以上，资源占用率低于40%，兼顾了性能与面积效率。

全文按照“需求分析—总体设计—详细设计—实现—测试”的工程递进思路展开。第一章阐述研究背景与现状，第二章介绍LDPC编码理论与硬件加速技术，第三章进行功能与性能需求分析，