5nm FinFET SRAM读写裕度增强与良率提升辅助电路设计.docxVIP

PAGE2

5nmFinFETSRAM读写裕度增强与良率提升辅助电路设计

摘要

随着半导体制造工艺演进至5nm节点，FinFET器件的短沟道效应与工艺偏差日益显著，导致静态随机存取存储器（SRAM）在低电压下的读写稳定性急剧下降，良率难以满足大规模集成电路的需求。本课题针对5nmFinFET工艺下SRAM在近阈值区域工作稳定性不足的核心痛点，设计了一套包含字线电平下压、位线浮空预充及负位线写入技术的辅助电路系统。该设计旨在通过动态调整关键节点电压，在不显著增加面积开销的前提下，有效扩宽读写噪声容限，提升低电压下的电路良率。

本文首先分析了5nm工艺节点下SRAM面临的器件变异挑战，确立了在0.45V超低电压下实现6σ良率的设计目标。其次，提出了基于WL下压与BL浮动的读辅助机制，以及基于负位线技术的写辅助机制，完成了电路拓扑结构设计。在实现环节，利用Hspice进行电路仿真，构建了包含10万次蒙特卡洛仿真的验证环境，重点解决了负压产生电路的电荷泵效率与噪声耦合问题。测试结果表明，该辅助电路在0.45V电源电压下，成功将读噪声容限与写噪声容限分别提升了35%与42%，蒙特卡洛仿真验证良率达到6σ标准，且面积开销控制在6%以内。本设计为先进工艺节点下高性能低功耗SRAM的设计提供了有效的工程解决方案。

第一章绪论

1.1研究背景

随着移动互联网与人工智能技术的飞速发展，