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课题：基于FPGA的误码检测器设计与实现

作者：点点电子设计

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摘要

在如今通信技术迅速发展的背景下，链路质量实时监测的要求也越来越明显，在高速数据传输的情况下尤其如此。误码率（BER）是评价通信系统可靠性的一个重要指标，它的检测装置的开发同通信系统的性能提高和稳定性保证存在直接联系。因此本文从现场可编程门阵列(FPGA)的灵活性入手，设计并实现了一个具有高精度的数字误码检测算法以及具体的实现路径。

本文用自上而下系统化的设计思想，使用VerilogHDL硬件描述语言开发了多项关键功能模块，并将其集成在一起。发射端用8级线性反馈移位寄存器产生周期为255的伪随机序列（M序列）来作为主信号源的关键部分，在异步通信环境下同步问题上提出了一种滑动相关型同步算法，并且采用六比特连续模式匹配方式以提高精确度。信道仿真模块采用可控制的比特翻转来提供可以信赖的数据，给系统性能评价提供可靠的依据。各个子系统相互配合构成完整的实验框架，用数码管实时动态显示人的交互界面来验证整个方案的可行性。

本文利用IntelQuartusPrime开发平台进行逻辑综合设计工作，用ModelSim进行功能测试以及性能评价。仿真结果表明，当系统使用50MHz的时钟信号工作时，该系统的整体性能较好，在同步信号处理上也有较好的响应速度以及高可靠性。根据统计分析的结果可知该方案的误码率在所定范围