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IP核设计工程师考试试卷及答案

IP核设计工程师考试试卷及答案

填空题（共10题，每题1分）

1.IP核通常分为软核、硬核和______三类。

2.Verilog中always块的敏感列表起始符号是______。

3.FPGA的基本逻辑单元是______。

4.AXI总线的核心通道包括读地址、写地址和______。

5.同步复位的触发条件通常是时钟上升沿和______有效。

6.跨时钟域单bit信号常用的处理方法是______。

7.Verilog中的非阻塞赋值符号是______。

8.基于SystemVerilog的验证方法学是______。

9.时序分析中，数据必须在时钟沿前稳定的时间称为______。

10.硬核IP的主要优势是______和面积小。

单项选择题（共10题，每题2分）

1.以下哪类IP核的可移植性最强？（）

A.软核B.硬核C.固核D.以上都不是

2.Verilog中assign语句用于描述哪种逻辑？（）

A.时序逻辑B.组合逻辑C.混合逻辑D.以上都对

3.FIFO的满信号由哪个时钟域产生？（）

A.读时钟B.写时钟C.系统时钟D.任意时钟

4.UVM验证平台的顶层组件是？（）

A.uvm_envB.uvm_testC.uvm_topD.uvm_agent

5.时序约束中的保持时间是指？（）

A.数据在时钟沿前稳定的时间B.数据在时钟沿后稳定的时间

C.时