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基于Chiplet的异步电路设计在降低时钟分布功耗与提升全局能效方面的潜力研究

摘要

随着摩尔定律趋缓与登纳德缩放定律的失效，高性能计算（HPC）系统正面临前所未有的功耗与能效挑战。在传统同步集成电路设计中，全局时钟树不仅是芯片面积的开销大户，更是动态功耗的主要来源。在多芯片异构集成的Chiplet架构中，跨芯片的同步时钟树构建变得极为困难，时钟分布网络功耗呈指数级上升。本报告聚焦于去除全局时钟、采用握手协议在Chiplet间进行异步通信的技术路线，深度探讨其在降低动态功耗与提升全局能效方面的技术可行性与商业潜力。

本报告从宏观环境、产业链现状、竞争格局、需求分析到未来趋势进行递进式研究。宏观层面，算力需求的激增与双碳目标的约束，迫使HPC架构向极低功耗方向演进。产业链层面，先进封装与UCIe标准的普及为异步互连提供了物理基础，但异步设计EDA工具的缺失仍是核心瓶颈。竞争格局方面，传统同步巨头与新兴异步IP设计公司形成阵营对峙，后者在特定计算密集型场景中展现出差异化优势。

需求端分析表明，大模型训练与科学计算对吞吐量的极致追求，使得下游客户对能效比的关注度超越绝对算力。预测性数据显示，若异步互连技术能成功渗透至主流HPCChiplet市场，预计到2028年，相关IP与设计服务市场规模将突破15亿美元，年复合增长率有望达到45%以上。本报告建议，产业链各方应加速布