基于解析模型的纳米级互连功耗建模与仿真：方法、验证及应用探索.docxVIP

基于解析模型的纳米级互连功耗建模与仿真：方法、验证及应用探索

一、引言

1.1研究背景与意义

近年来，集成电路产业遵循摩尔定律迅猛发展，芯片集成度不断提高，特征尺寸持续缩小。在这一进程中，晶体管栅长不断减小，芯片互连的横截面积和间距也越来越小，互连网络的密度和层数逐渐增加。由此带来的互连电阻、电容、电感效应，尤其是因互连间距缩小产生的线间耦合电容、电感等寄生参数显著增加，对集成电路中信号的传输产生了极大影响，主要体现在互连延时增大、耦合效应导致的信号传输畸变加剧，以及互连功耗大幅增加等方面。

随着集成电路工艺向65nm和45nm等更先进的工艺节点推进，互连线面临着更为严峻的挑战。尽管在器件层面，通过新材料、工艺流程以及设计方法学上的创新，如在65nm及45nm芯片中，较好地解决了栅介质的直接隧穿效应、迁移率降低效应以及可靠性等问题，使得晶体管延时更小、功耗更低，性能大幅提升。但在互连线方面，导线电阻率的降低、新型互连材料的应用、互连引线和通孔图形的加工、芯片平坦化的控制和高可靠性等方面的实现仍困难重重。即便尺寸缩小带来的技术和物理实现问题能够得到解决，单位长度互连延时增加、功耗上升和互连性能降低等新问题依然会出现。例如，互连线横截面积的缩小直接导致电阻不断增大，虽在工艺加工中采取了增加互连线厚度、用铜互连线取代铝互连线等措施来缓解这一趋势，但这些措施只是减缓，无法