数字电路与FP设计笔试题集.pdfVIP

1.[问答]10分简

单实现x[7：

0]*480

2.

[问答]10分

使用Verilog实现两个8位补码的加法。

3.

[问答]10分

使用Verilog实现下图电路，并简述其用途和优势。

4.[问答]10分

时序约束中，建立时间违例（setup

violation）和保持时间违例（hold

violation）的常见是什么？

5.[问答]10分

请说明采用查表法实现

8

位除以

8

位的方法，并分析资源消耗情况。

6.[问答]10分

需在

FPGA

中产生两个输出脉冲，且要求脉冲间延迟为

0.5ns，请描述你的

实现方案。

7.[问答]10分

请分别解释

LUT、CLB、BRAM、ISERDES、GTP、DSP。

1.[问答]10分

简单实现x[7:0]*480

2.[问答]10分

使用verilog实现2个8bit补码的相加。

3.[问答]10分

使用verilog实现下图电路，并简述其用途和优势。

4.[问答]10分

时序约束中,setupviolation和holdviolation的常见?

5.[问答]10分

请说明采用查表法实现8bit除以8bit的方法，并说明资源消