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fpga社招笔试面试题

考试时间：______分钟总分：______分姓名：______

一、选择题

1.下列逻辑门中，具有记忆功能的器件是？

A.与门(ANDGate)

B.或门(ORGate)

C.非门(NOTGate)

D.D触发器(DFlip-Flop)

2.在组合逻辑电路中，如果输入信号同时改变，可能产生竞争冒险现象。为了消除竞争冒险，常用的方法之一是？

A.增加输入门的个数

B.引入冗余项

C.减少电路级数

D.使用异步复位

3.对于一个JK触发器，当J=1,K=1时，其输出Q在时钟上升沿的作用下会？

A.保持原态

B.翻转至相反状态

C.跟随D输入

D.输出高阻态

4.下列关于SR锁存器的描述中，错误的是？

A.当S=1,R=0时，输出Q=1

B.当S=0,R=1时，输出Q=0

C.当S=0,R=0时，输出状态保持不变

D.当S=1,R=1时，锁存器处于不允许状态

5.在Verilog/SystemVerilog中，用于表示时序逻辑边沿触发（例如posedge或negedge）的关键字是？

A.reg

B.wire

C.alway