SystemVerilog数据类型与数组特性详解.pdfVIP

SystemVerilog数据类型

本介绍SystemVerilog引入的新数据类型。其中大部分可综合，应

能使RTL描述更易于编写和理解。

整数与实数类型

SystemVerilog引入了若干新数据类型，其中许多对C程序员而言很熟悉。其

理念是：当两种语言具有相同数据类型时，用C建模的算法能更轻松地转换为

SystemVerilog。

Verilog的变量类型为四态：每位可为0、1、X或Z。SystemVerilog引入了新

的二态数据类型，每位仅0或1。当不需要X和Z值时（如测试平台及for循环变

量）可使用它们。在RTL模型中使用二态变量可能提升仿真器效率。若使用得

当，不应影响综合结果。

_

类型

描述

示例bit

用户自定义大小

bit

[3：0]a半字节；byte

8位有

符号

byte

a,

b；shortint

16位有符号

shortint

c,

d；int

32位有符号

int

i,j；longint

64位有符号

longint长字；二态整数类型注意：与C不同，

SystemVerilog为固定宽度类型指定了位数。

类型

描述

示例reg

用户自定义大小

reg

[7:0]