信号完整性SI设计速查手册_3W_20H_等长端接阻抗公差_量产级.docxVIP

信号完整性SI设计速查手册

3W/20H/等长/端接/阻抗公差·量产级工程经验

硬件工程师案头速查·规则+经验值+判定标准

原创力平台·硬件设计知识库

目录

一、阻抗控制

二、3W与20H规则

三、等长与时序匹配

四、端接匹配

五、串扰控制

六、回流路径与过孔

七、常用介质与叠层

八、眼图与抖动（概念）

九、SI评审检查清单

一、阻抗控制

阻抗由线宽、介质厚度、介电常数、铜厚共同决定。常规默认：单端50Ω、差分100Ω。阻抗偏差一般要求±10%，高速串行（PCIe/USB/SATA）常要求±8%以内，需与板厂工艺能力确认。

参数

对阻抗的影响

工程建议

线宽W

W↑→阻抗↓

控阻抗走线优先走外层微带或内层带状线，宽度按板厂阻抗表反推

介质厚度H

H↑→阻抗↑

同组差分线H必须一致，避免对内偏差

介电常数εr

εr↑→阻抗↓

FR4实测4.2~4.5，高速料号（Megtron/Rogers）按料号手册

铜厚T

T↑→阻抗↓

常规1oz(35μm)，控阻抗层常用0.5oz/1oz

差分间距S

S↑→差分阻抗↑

差分对内间距固定，典型2W~3W

【提示】阻抗不是算出来就完事：打样必做TDR实测，用板厂阻抗条或实际板过TDR验证，别只信计算器。

二、3W与