数字电路与处理器设计笔试题.pdfVIP

填空10分

1、模块A发出的数据经过6个周期到达FIFO，预满信号经过12个周期

返回A模块；FIFO读出的数据经过10个周期达到B模块。A模块每个

周期发出一个数据，B模块每3个周期发出一个数据。求FIFO的预满深

度1和最小深度2

多选题

2、给定正则表达式/^[0-5]？[0-9]$/，满足此匹配条件的字符串是（）

10分

A.9

B.10

C.00009

D.999

E.99

3、处理器中哪些相关会引起流水线（）10分

A.数据相关

B.结果相关

C.指令相关

D.资源相关

E.控制相关

4、下列关于cache写命中时处理错误的是（）10分

A.直接将数据至主存中，不再调入Cache中

B.将被次数最少的行换出，并将行计数器

C.不直接修改主存，只改cache，设置脏位，标记数据是否已经被修改

D.把数据同时写入Cache和主存，使用写缓冲